Lab 1 จงออกแบบวงจรดิจิลัทโดยใช้ภาษา VHDL สำหรับนำไปสร้างเป็นวงจรในชิป FPGA

Lab 1

จงออกแบบวงจรดิจิลัทโดยใช้ภาษา VHDL สำหรับนำไปสร้างเป็นวงจรในชิป FPGA

อุปกรณ์การทดลอง

1. คอมพิวเตอร์ 1 เครื่อง

2. FPGA Board (Altera WARRIOR CYCLONE III EP3C10E144C8) 1 บอร์ด

3. Osciloscope 1 เครื่อง

4. สาย Digital Logic Analyzer 1 ชุด

5. USB Blaster 1 ชุด

วิธีการทดลอง

1.1) วงจรดิจิทัลมี I/O ดังนี้
- CLK (input) มีความถี่ 50MHz ใช้สำหรับกำหนดจังหวะการทำงานของวงจรทั้งหมด (เป็นการออกแบบวงจรดิจิทัลแบบ Synchronous Design)
- RST_B (input) เป็นอินพุตสำหรับใช้รีเซตแบบ Asynchronous สำหรับการทำงานของวงจรโดยรวม (ทำงานแบบ Active-Low) ซึ่งได้จากวงจรปุ่มกด (Push Button)
- PB[2:0] (input) เป็นอินพุตจากปุ่มกด 3 ปุ่ม ทำงานแบบ Active-low เพื่อใช้ในการเปลี่ยนค่า Duty Cycle โดยเพิ่มทีละ 10 ในช่วง 0 ถึง 100 สำหรับสัญญาณ PWM(2:0) ที่มี 3 ช่องสัญญาณ
- PWM[2:0] (output) เป็นเอาต์พุตสำหรับนำไปควบคุมการทำงานของ RGB LED จำนวน 1 ดวง

1.2) พฤติกรรมการทำงานเป็นดังนี้
- เมื่อเริ่มต้นหรือกดปุ่มรีเซต RST_B ค่า PWM[2:0] จะเป็นลอจิก 0 ทั้ง 3 ช่องสัญญาณ และมีค่า Duty Cycle สำหรับสัญญาณ PWM[i], i=0,1,2 เป็น 0
- เมื่อกดปุ่มใดๆ PB[i], i=0,1,2, แล้วปล่อยในแต่ละครั้ง จะเพิ่มค่า Duty Cycle ของสัญญาณ PWM สำหรับช่องสัญญาณ i ทีละ 10 แต่ถ้าถึง 100 จะกลับไปเริ่มต้นที 0 ใหม่
- สัญญาณ PWM แต่ละช่อง ต้องมีความถี่เท่ากันและคงที่ และสามารถเลือกใช้ความถี่ได้ในช่วง 500Hz ถึง 1kHz

1.3) แนวทางการออกแบบและทดสอบ
- ออกแบบวงจรโดยใช้ภาษา VHDL
- เขียน VHDL Testbench เพื่อทดสอบการทำงาน และจำลองการทำงาน
- ทดสอบการทำงานในบอร์ด FPGA แล้ววัดสัญญาณโดยใช้ออสซิลโลสโคป
(ไม่ต้องต่อวงจร RGB LED จริง)
- บันทึกผลและเขียนรายงานการทดลอง

VHDL CODE

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

entity Lab1 is
 port ( PB   : in std_logic_vector(2 downto 0);
    CLK  : in std_logic;
    RST_B: in std_logic;
    PWM  : out std_logic_vector(2 downto 0)
    );
end Lab1 ;

architecture behav of Lab1  is

signal count : integer := 0;
 signal check : std_logic_vector(2 downto 0);
 type D is array (2 downto 0) of integer ; 
   signal duty : D := (0,0,0);
 
begin
process(CLK, RST_B)
begin

if RST_B = '0' then 
  duty <= (0, 0, 0);
  check <= "000";  
  
 elsif rising_edge(CLK) then 
  for i in 0 to 2 loop  
   if PB(i) = '0' then  
     check(i) <= '1';     
   elsif PB(i) = '1' and check(i) = '1' then   
    if duty(i) < 100000 then    
     duty(i) <= duty(i) + 10000;     
    else     
     duty(i) <= 0;     
    end if;    
    check(i) <= '0';    
   end if;    
  end loop;
  
    if count < 100000 then  
   count <= count + 1;   
    else  
     count <= 0;
  end if;

end if;

end process;
 
 PWM(0) <= '1' when count < duty(0) else '0'; 
 PWM(1) <= '1' when count < duty(1) else '0'; 
 PWM(2) <= '1' when count < duty(2) else '0';

end behav;

compilation Report